芯天成可測試性設(shè)計(jì)平臺EsseDFT
芯天成可測試性設(shè)計(jì)平臺
國微芯可測試性工具團(tuán)隊(duì)，致力于研發(fā)與集成完全國產(chǎn)化的測試設(shè)計(jì)EDA組合從而打造功能強(qiáng)勁、性能可靠的全國產(chǎn)化測試設(shè)計(jì)流程。目前包括自動向量生成工具GoATPG、存儲器內(nèi)建自測測試GoMBIST和掃描壓縮設(shè)計(jì)插入工具GoScanCompress等自研設(shè)計(jì)工具的實(shí)現(xiàn)已具雛形。同時(shí)，依托國微芯強(qiáng)大的DFT設(shè)計(jì)服務(wù)團(tuán)隊(duì)，相互支持，實(shí)現(xiàn)工具開發(fā)、設(shè)計(jì)服務(wù)雙輪驅(qū)動以優(yōu)化工具的整體性能。
GoATPG：自動測試矢量生成工具（Automatic Test Pattern Generation, ATPG）
ATPG的主要功能是在設(shè)計(jì)過程中，根據(jù)特定的DFT電路結(jié)構(gòu)產(chǎn)生對應(yīng)的測試矢量和預(yù)期響應(yīng)，針對特定故障計(jì)算測試矢量集的故障覆蓋率并通過仿真過程進(jìn)行驗(yàn)證。芯片制造完成后的測試階段，在ATE測試機(jī)臺上向芯片輸入測試矢量，同時(shí)ATE機(jī)臺捕獲芯片的輸出響應(yīng)，并與ATPG工具產(chǎn)生的預(yù)期響應(yīng)進(jìn)行比對。
性能特點(diǎn)
支持組合邏輯門級和時(shí)序邏輯門級網(wǎng)表解析；
支持客戶Blackbox自定義、網(wǎng)表Flattening；
支持國微芯自研標(biāo)準(zhǔn)PPF（Pattern Procedure File）讀取，產(chǎn)生和解析；
支持工業(yè)標(biāo)準(zhǔn)的向量格式：STIL和WGL文件的測試向量讀入并解析，以及寫出到對應(yīng)模式的文件；
支持對STIL或WGL外部輸入測試向量進(jìn)行單固定型故障的仿真并得到相應(yīng)的測試覆蓋率；
支持測試向量相融壓縮、仿真壓縮以及硬件壓縮識別；
自定義全體系故障分類：DT類型（包括DS, DI）、PT和PU類型、UD類型（TI, BL, RE, UU）、ND類型（UC, UO）以及AU類型的故障分組及故障列表輸出；
支持>=8 線程運(yùn)行測試向量產(chǎn)生及運(yùn)行故障仿真；
支持當(dāng)前所有主流工藝的庫。
GoMBIST：存儲器內(nèi)建自測試（Memory Built-in Self Testing, MBIST）
MBIST是DFT設(shè)計(jì)中專用于芯片內(nèi)存儲單元測試的模塊。下一代MBIST先進(jìn)架構(gòu)的熱門研究方向是努力實(shí)現(xiàn)存儲器測試算法的“原子化”，以適應(yīng)先進(jìn)工藝制造條件下復(fù)雜多變的算法需求。
國微芯DFT工具團(tuán)隊(duì)自主創(chuàng)新，開發(fā)出一整套靈活高效的MBIST系統(tǒng)架構(gòu)，并擁有獨(dú)立完整的相關(guān)知識產(chǎn)權(quán)。該架構(gòu)基于算法原子化的思想，重新規(guī)劃整個(gè)測試流程，將其拆解為具有廣泛算法適應(yīng)性的算法、地址、數(shù)據(jù)三循環(huán)及一個(gè)基礎(chǔ)讀寫操作序列。通過創(chuàng)造性地在控制器和外圍單元中分別獨(dú)立實(shí)現(xiàn)不同操作循環(huán)，將算法過程和具體的數(shù)據(jù)、地址生成過程進(jìn)一步解耦，實(shí)現(xiàn)了較為徹底的算法原子化。同時(shí)，該架構(gòu)完全符合IEEE 1687測試協(xié)議規(guī)定的測試結(jié)構(gòu)，用戶可實(shí)現(xiàn)無感切換，并且還支持諸如字間數(shù)據(jù)循環(huán)、自定義地址循環(huán)方式等一系列MBIST先進(jìn)特性。
性能特點(diǎn)
自主創(chuàng)新，具備完全知識產(chǎn)權(quán)；
實(shí)現(xiàn)了算法原子化，具有廣泛的算法適應(yīng)性；
完全支持IEEE 1687測試協(xié)議；
支持用戶自定義測試算法；
支持字間數(shù)據(jù)循環(huán)測試；
支持用戶自定義地址循環(huán)方式；
支持用戶自定義測試地址范圍；
支持測試時(shí)功耗域控制，滿足低功耗測試需求；
支持多樣的測試算法集合。
GoScanCompress掃描壓縮硬件插入
掃描測試壓縮測試指的是對掃描鏈輸入輸出引腳壓縮，減少芯片面積，降低測試成本，并且在此基礎(chǔ)上不能影響測試性能，不能降低測試覆蓋率。
性能特點(diǎn)
測試向量壓縮在不影響故障覆蓋率的情況下，最大程度上，對輸入輸出引腳上能夠?qū)⒍鄠€(gè)引腳壓縮成一個(gè)通道；
硬件壓縮技術(shù)可有效減少用于測試的引腳，從而增加全芯片設(shè)計(jì)的靈活性。
國微芯可測試性工具
核心競爭力：結(jié)合自主研發(fā)測試設(shè)計(jì)服務(wù)流程不斷推進(jìn)工具的優(yōu)化。
主要優(yōu)勢
具備完全自主知識產(chǎn)權(quán)的可測性系統(tǒng)架構(gòu)；
國際通用，符合IEEE標(biāo)準(zhǔn)的JTAG測試接入端口；
先進(jìn)算法加持實(shí)現(xiàn)高故障覆蓋率；
完全兼容現(xiàn)有DFT設(shè)計(jì)流程，以及ATE機(jī)臺測試標(biāo)準(zhǔn)；
實(shí)現(xiàn)高效的并行計(jì)算。
