高峰對話｜國微芯攜先進制程工藝解決方案亮相ICDIA
7月13-14日，國微芯應(yīng)邀參加中國集成電路設(shè)計創(chuàng)新大會暨IC應(yīng)用博覽會（2023無錫）產(chǎn)品展與高峰論壇，為大家展示先進制程工藝解決方案。國微芯執(zhí)行總裁兼首席技術(shù)官白耿先生在論壇上發(fā)表題為《半導(dǎo)體工藝超線性發(fā)展對國產(chǎn)EDA的機遇和挑戰(zhàn)》的精彩演講，分析了先進制程工藝帶來的挑戰(zhàn)，并介紹了國微芯的突破路徑。
根據(jù)ITRS 2.0（國際半導(dǎo)體技術(shù)路線圖）報告，先進邏輯制程主要由FinFET、FD-SOI、GAA工藝引導(dǎo)，這是三種不同的晶體管工藝。由于通道厚度的縮放限制，F(xiàn)D-SOI工藝在11/10nm節(jié)點處結(jié)束，而FinFET工藝受鰭片寬度的縮放限制，在6/5nm節(jié)點處結(jié)束(實際最小至3nm)。未來5-10年，先進芯片制造將追求比3nm更小的節(jié)點，GAA （Gate All Around）工藝被Imec（Interuniversity Microelectronics Centre）正式推薦為未來五年的首選工藝，以此突破FinFET的器件性能限制。
多個先進制程工藝給芯片制造帶來了諸多難關(guān)。舉例來說，多鰭FinFET需要非常復(fù)雜的圖案化步驟和多個掩膜；GAA的全流程圖案化對EUV OPC的復(fù)雜度和軟硬件性能提出了巨大挑戰(zhàn)。此外，圖形化方法也是一個難以克服的問題。例如，金屬層對光刻的工藝窗口要求極其嚴(yán)格；雙重或多重圖案化（SADP/SAMP）需要多個掩膜，導(dǎo)致復(fù)雜度和成本極高，2Dpatterning也具有困難性……
為了突破先進制程工藝和圖形化方法帶來的多重挑戰(zhàn)，國微芯開發(fā)了核心后端和制造端EDA工具，為國內(nèi)先進制程和IC設(shè)計提供了定制化技術(shù)支持。
此次會議交流，國微芯詳細展示了出色成果——光刻掩模優(yōu)化平臺EsseOPC。該平臺完全自主可控，兼顧國產(chǎn)替代及未來先進工藝的應(yīng)用，在前沿的光刻模型、反刻光演和數(shù)據(jù)庫海量高速讀寫及交換技術(shù)等方面有豐厚的技術(shù)積累和Ips。
EsseOPC支持以DUV光刻過程實現(xiàn)的14nm及更先進工藝節(jié)點生產(chǎn)的核心技術(shù)，并已和多家國內(nèi)Foundry廠達成合作。此外，計劃于不久后，EsseOPC達到支持極限分辨率之下的掩膜合成工藝、浸潤式ArF DUV制程、Logic DRAM?NAND工藝、OPC?ILT?RET全流程以及掩膜廠工藝。
白耿先生指出，在IC制造領(lǐng)域，業(yè)界需要充分的技術(shù)儲備以適應(yīng)不斷變化的形勢，并逐步實施不受尖端設(shè)備影響的特殊工藝突破，如背面供電SOI技術(shù)、3D封裝新方案等。在有條件的情況下，最好及時跟進實用化的新工藝。
展位現(xiàn)場，國微芯高度完備的EDA工具鏈吸引了觀眾的關(guān)注，紛紛駐足了解。這些EDA工具以傳統(tǒng)哲學(xué)"大道至簡，悟在天成"為靈感，被命名為"芯天成"，英文名為”Esse”（本質(zhì)）。
芯天成各系列不僅功能強大、性能卓越，而且還擁有用戶友好的界面和操作方式，能夠提高設(shè)計師的工作效率和設(shè)計質(zhì)量，降低學(xué)習(xí)成本。
觀眾們對國微芯的技術(shù)實力和創(chuàng)新能力表示高度認可和贊賞，許多參會者與國微芯的技術(shù)人員進行了交流和咨詢。本次博覽會上國微芯收獲的廣泛關(guān)注，充分展示了EDA在集成電路產(chǎn)業(yè)發(fā)展中的重要性。
未來，國微芯將繼續(xù)探索并踐行集成電路產(chǎn)業(yè)發(fā)展規(guī)律，以強大的研發(fā)力量為基礎(chǔ)，以全流程EDA工具鏈為支撐，以“自主創(chuàng)新、讓造芯更便捷”的愿景為不斷前行的動力，助力IC設(shè)計與制造，為集成電路產(chǎn)業(yè)發(fā)展貢獻力量。
